Lieferung: 1. SRAM-Generator, der für jede SRAM-Instanz folgende Daten erzeugt: 1.1. Timing- und Power-Modelle (.lib) für 3 Charakterisierungs-Eckwerte; 1.2. Verilog Simulationsdaten (mit Timing) sowie Testbench; 1.3. Abstract-Daten (.lef); 1.4. Layout GDSII (.gds), DRC- und LVS-Tests fehlerfrei; 1.5. LVS-Netzliste (.cdl); 1.6. Cadence DF2 Datenbank (.oa) mit übersichtlich lesbaren Schaltplänen; 1.7. Datenblatt und physikalische Zuordnung der Bitpositionen (.txt); 2. Testchip-Design mit repräsentativen SRAM-Instanzen (Single- und Dualport); 3. Testspezifikation sowie nach den im IHP durchgeführten Tests den abschließenden; Bericht zum Nachweis der spezifizierten Parameter; 4. SRAM-Generator Dokumentation; 5. SRAM-Generator Anwenderhandbuch. Hauptmerkmale der generierten SRAM's; 1. SRAM Design-Schnittstelle: 1.1. Synchrones Design; 1.2. Getrennte Spannungsversorgung für Vdd und Vdd_array; 1.3. Grundsätzlich „high-aktive“ Eingangs- und Ausgangssignale; 1.4. Unidirektionale Datenleitungen; 1.5. Dualport-Option mit zwei unabhängigen Lese-/Schreib-Ports; 1.6. Optionale BIST- (built-in-self-test) Schnittstelle als RTL-Wrapper; 2. Charakterisierungs-Eckwerte (Betrieb): Ecke Langsam Typisch Schnell Einheit; VDD 1.08 1.20 1.32 V; Temperatur 125 25 – 55 °C; Modell ss tt ff; 3. Leistungswerte (Beispiel-SRAM: 64k x 16 bit): 3.1. Voraussetzungen: 3.1.1. Dual-/Singleport: Singleport; 3.1.2. Charakterisierungs-Eckwert: Typisch; 3.1.3. Ausgangslast: 0,15 pF; 3.2. Taktfrequenz ≥ 250 MHz; 3.3. Zugriffszeit (CLK -> DOUT) ≤ 2 ns; 3.4. Leistungsaufnahme Lesen/Schreiben ≤ 30 μW/MHz; 3.5. Standby-Leistung Vdd_core (ME = 0) ≤ 15 μW; 4. Layout-Regeln: 4.1. Nutzbare Metalllagen M1-M4 4.2. Mögliche Metalllagen über SRAM > M4 (keine SRAM-Beeinflussung); 5. Beschreibung der Eingangs-Pins (alle „high-aktiv“): 5.1. CLK Takteingang; 5.2. ADDR Adresseingang; 5.3. DIN Dateneingang; 5.4. BM Optioneller Bitmaskeneingang (selektiert Bits für Schreibzugriff); 5.5. ME Speicher-Freigabeeingang (nicht freigegeben -> „Schlaf“-Mode); 5.6. WE Schreib-Freigabeeingang; 5.7. RE Lese-Freigabeeingang (Schreib+Lesefreigabe -> „Write-through“); 5.8. BE Optioneller BIST-Freigabeeingang (aktiviert die BIST-Schnittstelle); 6. Beschreibung der Ausgangs-Pins (alle „high-aktiv“): 6.1. DOUT Datenausgang, keine Hochimpedanz-Abschaltung; 6.2. BUSY Optioneller Ausgang für Konflikt-Management; 7. Beschreibung der Versorgungsspannungs-Pins: 7.1. VDD Core-Logik Spannungsversorgung; 7.2. VDD_ARRAY Speicher-Array Spannungsversorgung; 7.3. (ermöglicht Datenhaltung bei abgeschalteter VDD-Spannung); 7.4. VSS Core-Logik Spannungsmasse; 7.5. VSS_ARRAY Speicher-Array Spannungsmasse; 8. Konflikt-Controller (TBD - ersetzt z.B. durch RTL-Wrapper): 8.1. Verhindert verfälschte Daten während gleichzeitiger Lese-/Schreibzugriffe von/auf gleiche Speicheradressen; 8.2. Generiert BUSY-Signal einschließlich „wait state(s)“ um gleichzeitige Zugriffe zu managen; 8.3. Der erste Zugriff gewinnt und verzögert automatisch den zweiten Zugriff (TBD); Konfigurationsmöglichkeiten des SRAM-Generators; 1. Auswahl SRAM-Kapazität: 1-2 048 kbit; 2. Auswahl Wortbreite: 4-138; 3. Auswahl Seitenverhältnis: Auswahl-Optionen angeboten durch Generator-Software (abhängig von SRAM-Kapazität und Wortbreite); 4. Portauswahl: single/dual; 5. Konflikt-Controller yes/no (nur möglich für die Option: Dualport); 6. Leistungsauswahl: niedrige Verlustleistung/hohe Geschwindigkeit (höhere Geschwindigkeiten nur mit kleineren Speichern, gruppiert mittels „RTL-Wrapper“); 7. Auswahl Bit-Maske: yes/no; 8. Auswahl BIST-Schnittstelle: yes/no („RTL-Wrapper“ für BIST-Option ausreichend) SRAM Timing-Diagramme (TBD); 1. Timing Schreibzugriff; 2. Timing Lesezugriff; 3. Gleichzeitiges Schreiben + Lesen („write through“, Singleport); 4. Gleichzeitiges Schreiben + Lesen („write through“, Dualport mit gleichem Takt und gleicher Adresse); 5. Konfliktmanagement (zwei Ports mit gleicher Adresse und asynchronem Takt bzw. unterschiedlicher Taktfrequenz) 1 Design eines SRAM-Generators entsprechend der „Technischen Spezifikation“. Gemeinsam vereinbarte Änderungen sind während der Projekt-Laufzeit möglich. Eingeschlossen sind ein Jahr Wartung, sämtliche Fehlerkorrekturen sowie technische Unterstützung. Leistungsnachweis durch: — SRAM-Generator GUI für Linux und Windows OS; — Design-Bibliothek der generierten SRAM's, ein-schließlich Timing- und Power-Charakterisierung; — Vollständige Dokumentation des SRAM-Generators einschließlich aller genutzten Quellen in Englischer Sprache; — Testbench und Dokumentation der Simulations-ergebnisse im Vergleich zur Spezifikation. Ausschließlich die aktuellen Simulationsmodelle des IHP dürfen benutzt werden. 2 Testchip-Design zur Bewertung des SRAM-Generators (Pos. 1) mittels generierter und repräsentativer SRAM-Instanzen. Leistungsnachweis durch: — Design-Bibliothek des Testchips, einschließlich fehlerfreier DRC- und LVS-Layouttests; — Bereit zum Tape-out am 9.12.2015; — Testspezifikation entsprechend den IHP-Regeln; — Dokumentation Testchip-Simulationsergebnisse. 3 Messungen und Bewertung des Testchips (pos. 2). Es wird die Teilnahme an den Tester-Messungen im IHP angeboten. Leistungsnachweis durch: — Bewertung und Dokumentation der Messergebnisse sowie der Vergleich mit der Spezifikation. — Ergebnisse wurden gemeinsam als „erfolgreich“ bewertet
Lieferung:
1. SRAM-Generator, der für jede SRAM-Instanz folgende Daten erzeugt:
1.1. Timing- und Power-Modelle (.lib) für 3 Charakterisierungs-Eckwerte;
1.2. Verilog Simulationsdaten (mit Timing) sowie Testbench;
1.3. Abstract-Daten (.lef);
1.4. Layout GDSII (.gds), DRC- und LVS-Tests fehlerfrei;
1.5. LVS-Netzliste (.cdl);
1.6. Cadence DF2 Datenbank (.oa) mit übersichtlich lesbaren Schaltplänen;
1.7. Datenblatt und physikalische Zuordnung der Bitpositionen (.txt);
2. Testchip-Design mit repräsentativen SRAM-Instanzen (Single- und Dualport);
3. Testspezifikation sowie nach den im IHP durchgeführten Tests den abschließenden;
Bericht zum Nachweis der spezifizierten Parameter;
4. SRAM-Generator Dokumentation;
5. SRAM-Generator Anwenderhandbuch.
Hauptmerkmale der generierten SRAM's;
1. SRAM Design-Schnittstelle:
1.1. Synchrones Design;
1.2. Getrennte Spannungsversorgung für Vdd und Vdd_array;
1.3. Grundsätzlich „high-aktive“ Eingangs- und Ausgangssignale;
1.4. Unidirektionale Datenleitungen;
1.5. Dualport-Option mit zwei unabhängigen Lese-/Schreib-Ports;
1.6. Optionale BIST- (built-in-self-test) Schnittstelle als RTL-Wrapper;
2. Charakterisierungs-Eckwerte (Betrieb):
Ecke Langsam Typisch Schnell Einheit;
VDD 1.08 1.20 1.32 V;
Temperatur 125 25 – 55 °C;
Modell ss tt ff;
3. Leistungswerte (Beispiel-SRAM: 64k x 16 bit):
3.1. Voraussetzungen:
3.1.1. Dual-/Singleport: Singleport;
3.1.2. Charakterisierungs-Eckwert: Typisch;
3.1.3. Ausgangslast: 0,15 pF;
3.2. Taktfrequenz ≥ 250 MHz;
3.3. Zugriffszeit (CLK -> DOUT) ≤ 2 ns;
3.4. Leistungsaufnahme Lesen/Schreiben ≤ 30 μW/MHz;
3.5. Standby-Leistung Vdd_core (ME = 0) ≤ 15 μW;
4. Layout-Regeln:
4.1. Nutzbare Metalllagen M1-M4
4.2. Mögliche Metalllagen über SRAM > M4 (keine SRAM-Beeinflussung);
5. Beschreibung der Eingangs-Pins (alle „high-aktiv“):
5.1. CLK Takteingang;
5.2. ADDR Adresseingang;
5.3. DIN Dateneingang;
5.4. BM Optioneller Bitmaskeneingang (selektiert Bits für Schreibzugriff);
5.5. ME Speicher-Freigabeeingang (nicht freigegeben -> „Schlaf“-Mode);
5.6. WE Schreib-Freigabeeingang;
5.7. RE Lese-Freigabeeingang (Schreib+Lesefreigabe -> „Write-through“);
5.8. BE Optioneller BIST-Freigabeeingang (aktiviert die BIST-Schnittstelle);
6. Beschreibung der Ausgangs-Pins (alle „high-aktiv“):
6.1. DOUT Datenausgang, keine Hochimpedanz-Abschaltung;
6.2. BUSY Optioneller Ausgang für Konflikt-Management;
7. Beschreibung der Versorgungsspannungs-Pins:
7.1. VDD Core-Logik Spannungsversorgung;
7.2. VDD_ARRAY Speicher-Array Spannungsversorgung;
7.3. (ermöglicht Datenhaltung bei abgeschalteter VDD-Spannung);
7.4. VSS Core-Logik Spannungsmasse;
7.5. VSS_ARRAY Speicher-Array Spannungsmasse;
8. Konflikt-Controller (TBD - ersetzt z.B. durch RTL-Wrapper):
8.1. Verhindert verfälschte Daten während gleichzeitiger Lese-/Schreibzugriffe von/auf gleiche Speicheradressen;
8.2. Generiert BUSY-Signal einschließlich „wait state(s)“ um gleichzeitige Zugriffe zu managen;
8.3. Der erste Zugriff gewinnt und verzögert automatisch den zweiten Zugriff (TBD);
Konfigurationsmöglichkeiten des SRAM-Generators;
1. Auswahl SRAM-Kapazität: 1-2 048 kbit;
2. Auswahl Wortbreite: 4-138;
3. Auswahl Seitenverhältnis: Auswahl-Optionen angeboten durch Generator-Software (abhängig von SRAM-Kapazität und Wortbreite);
4. Portauswahl: single/dual;
5. Konflikt-Controller yes/no (nur möglich für die Option: Dualport);
6. Leistungsauswahl: niedrige Verlustleistung/hohe Geschwindigkeit
(höhere Geschwindigkeiten nur mit kleineren Speichern, gruppiert mittels „RTL-Wrapper“);
7. Auswahl Bit-Maske: yes/no;
8. Auswahl BIST-Schnittstelle: yes/no („RTL-Wrapper“ für BIST-Option ausreichend)
SRAM Timing-Diagramme (TBD);
1. Timing Schreibzugriff;
2. Timing Lesezugriff;
3. Gleichzeitiges Schreiben + Lesen („write through“, Singleport);
4. Gleichzeitiges Schreiben + Lesen („write through“, Dualport mit gleichem Takt und gleicher Adresse);
5. Konfliktmanagement (zwei Ports mit gleicher Adresse und asynchronem Takt bzw. unterschiedlicher Taktfrequenz)
1 Design eines SRAM-Generators entsprechend der „Technischen Spezifikation“.
Gemeinsam vereinbarte Änderungen sind während der Projekt-Laufzeit möglich.
Eingeschlossen sind ein Jahr Wartung, sämtliche Fehlerkorrekturen sowie technische Unterstützung.
Leistungsnachweis durch:
— SRAM-Generator GUI für Linux und Windows OS;
— Design-Bibliothek der generierten SRAM's, ein-schließlich Timing- und Power-Charakterisierung;
— Vollständige Dokumentation des SRAM-Generators einschließlich aller genutzten Quellen in Englischer Sprache;
— Testbench und Dokumentation der Simulations-ergebnisse im Vergleich zur Spezifikation. Ausschließlich die aktuellen Simulationsmodelle des IHP dürfen benutzt werden.
2 Testchip-Design zur Bewertung des SRAM-Generators (Pos. 1) mittels generierter und repräsentativer SRAM-Instanzen.
Leistungsnachweis durch:
— Design-Bibliothek des Testchips, einschließlich fehlerfreier DRC- und LVS-Layouttests;
— Bereit zum Tape-out am 9.12.2015;
— Testspezifikation entsprechend den IHP-Regeln;
— Dokumentation Testchip-Simulationsergebnisse.
3 Messungen und Bewertung des Testchips (pos. 2).
Es wird die Teilnahme an den Tester-Messungen im IHP angeboten.
Leistungsnachweis durch:
— Bewertung und Dokumentation der Messergebnisse sowie der Vergleich mit der Spezifikation.
— Ergebnisse wurden gemeinsam als „erfolgreich“ bewertet.
Deadline
Die Frist für den Eingang der Angebote war 2015-05-13.
Die Ausschreibung wurde veröffentlicht am 2015-03-20.
Wer?
Wie?
Geschichte der Beschaffung
| Datum |
Dokument |
| 2015-03-20
|
Auftragsbekanntmachung
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